小数分频时钟合成器和倍频器
CS2600 是包含可编程锁相环路 (PLL) 的系统计时设备。混合模拟/数字 PLL 架构包括一个 Delta Sigma 小数分频模拟 PLL 和一个数字锁频环路 (FLL)。CS2600 支持从稳定的时序参考时钟进行频率合成和时钟生成。该设备可以在低至 50 Hz 的频率下从嘈杂的时钟参考生成低抖动时钟。内部振荡器可提供时序参考时钟，从而降低对外部组件的需求。CS2600 使用支持 I2C 和串行外设接口 (SPI) 操作模式的控制接口进行配置。该设备还可以使用上拉/下拉电阻器配置为硬件控制模式，从而减少系统软件开销。
CS2600 支持源自 PLL 输出信号的 BCLK 和 FSYNC 输出。所有时钟输出均可与时钟输入源进行相位对齐。自动速率控制 (ARC) 功能检测时钟输入频率，并为所需输出配置 PLL 比率。ARC 支持通过更改参考频率实现无缝转换；BCLK 和 FSYNC 输出将自动调整以维持适用的比率。
CS2600 提供内置 OTP 内存，用于配置启动时加载的默认操作设置。OTP 内存经过优化和管理，可支持多个编程周期。CS2600 可由单个 1.8 V 或 3.3 V 电源供电。该设备将高性能与低功耗相结合。
CS2600 采用商用级（-40°C 至 +85°C）的 16 引脚方形扁平无引脚封装 (QFN)。该设备还提供符合 AEC-Q100-qualified 2 级封装，适用于 –40°C 至 +105°C 的工作环境。
INNOVATION THAT ROCKS® ENGINEERED TO ROCK® CIRRUS® CIRRUS ROCKS®
技术
特性
- 高性能模拟/数字锁相环
- 包含 Delta Sigma 小数分频模拟 PLL 的时钟频率合成器
- 从 8–75 MHz 时序参考 (REF_CLK_IN) 生成低抖动 6–75 MHz 时钟 (CLK_OUT)
- 使用混合模拟/数字 PLL 实现分数时钟倍频和抖动减少
- 生成低抖动 6–75 MHz 时钟 (CLK_OUT)，与 50 Hz–30 MHz 低质量或间歇频率参考 (CLK_IN) 同步
- 灵活的时序参考源
- 外部时钟或外部晶体
- 出色性能
- 高分辨率 PLL 比率 (1 PPM)
- 40 psRMS 周期抖动
- 使用内部参考，周期抖动为 35 psRMS
- 间歇性输入产生的无故障时钟输出
- 数字音频应用的 BCLK 和 FSYNC 输出（源自 CLK_OUT）
- 与 CLK_IN 频率参考的相位对齐
- 适用于数字音频应用的自动速率控制 (ARC)
- 通过 CLK_IN 频率参考的变化实现无缝转换
- 客户可编程启动配置，使用集成的一次性可编程 (OTP) 内存
- 硬件和软件控制模式
- I2C/SPI 控制端口
- 无需主机处理器即可进行硬件控制
- 可配置辅助时钟/状态输出
- 要求的电路板空间最小
- 无外部模拟环路滤波器元件
- 1.8 V 或3.3 V 单电源供电
参数规格
| 主机接口 | 有 |
| 一次性可编程 | 有 |
| 频率合成器/时钟发生器 | 有 |
| 时钟倍增/抖动降低 | 有 |
| 电源 （Ｖ） | 1.8; 3.3 |
| 输入频率范围 | 50 Hz 至 30 MHz |
| 参考频率范围 (MHz) | 8-75 |
| 输出频率范围 (MHz) | 6-75 |
| 封装 | 16 引脚方形扁平无引脚封装 (QFN) |
技术文档
CS2600 Product Data Sheet
Nov 1, 2024, DS1346A4 : 2.5 MBCDB-CLOCKING-MB Schematic and Block Diagram
Jun 1, 2024, CDB-CLOCKING-MB-REV-B : 715KBCS2600 OTP Programming Guide
Sep 1, 2024, AN0650R1 : 1.7 MBCDB-CLOCKING User Guide
Jun 1, 2024, DS1386DB1 : 2.7 MBCS2600 Migration Document
May 1, 2024, AN0632R1 : 149 KBCS2500, CS2501, and CS2600 for Automotive Audio Networks
Mar 1, 2024, AN0622R1 : 141.9 KBCS2XXX Device ID Compatibility
Mar 1, 2024, AN0626R1 : 90 KB新闻稿
2024
12 月 5 日
Cirrus Logic 重新定义汽车音频和专业音频系统的时序
新一代时序设备可提供更高的性能，并可对所有现有的 Cirrus 计时设备进行无缝升级
